![verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit10”---Sequential circuit10](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit10”---Sequential circuit10)
1、题目2、分析电路由组合逻辑和一个D触发器组成题目说触发器的输出通过输出状态变得可观察那就是说q与state有关。当state0qa异或bstate1qa同或b。为组合逻辑再来观察state怎么得到的考虑时序电路。观察state为高电平前一个时钟上升沿的a和b状态。t110之前a和b都为1t120时a为1b为0t130时a为0b为1其它时候state都为0.但不能说a和b有一者为1则state为高电平可理解为a和b都为1时state为1一直保持为1直到a和b都为03、代码module top_module ( input clk, input a, input b, output q, output state ); always (posedge clk) begin if (a b) begin state 1b1; end else if ((a || b) 1b0) begin state 1b0; end else state state; end assign q state ?(~(a ^ b)):( a ^ b); endmodule4、结果 1、题目2、分析电路由组合逻辑和一个D触发器组成题目说触发器的输出通过输出状态变得可观察那就是说q与state有关。当state0qa异或bstate1qa同或b。为组合逻辑再来观察state怎么得到的考虑时序电路。观察state为高电平前一个时钟上升沿的a和b状态。t110之前a和b都为1t120时a为1b为0t130时a为0b为1其它时候state都为0.但不能说a和b有一者为1则state为高电平可理解为a和b都为1时state为1一直保持为1直到a和b都为03、代码module top_module ( input clk, input a, input b, output q, output state ); always (posedge clk) begin if (a b) begin state 1b1; end else if ((a || b) 1b0) begin state 1b0; end else state state; end assign q state ?(~(a ^ b)):( a ^ b); endmodule4、结果 
