1. 从一个“幽灵”般的信号说起如果你画过高速数字电路板或者调试过FPGA、微处理器的电源系统大概率遇到过一种令人头疼的现象芯片明明在正常工作但用示波器探头点在芯片电源引脚和地引脚上却能看到一个幅度不小的电压“毛刺”。这个毛刺往往伴随着芯片内部逻辑的翻转比如一个时钟信号从低变高时电源引脚上就会出现一个向下的尖峰而地引脚上则会出现一个向上的尖峰。这个现象就是我们今天要聊的地弹英文叫Ground Bounce。我第一次被这个问题“教育”是在一个高速ADC的板子上。当时ADC的采样时钟频率并不算特别高只有100MHz但转换出来的数据总有几个最低位在“跳舞”信噪比怎么也上不去。排查了半天模拟前端、参考电压最后把示波器探头用了最短的接地弹簧点在ADC芯片的模拟地引脚上真相大白了——每当采样时钟边沿到来模拟地引脚上就会产生一个接近200mV的尖峰噪声。这个噪声直接耦合进了敏感的模拟电路导致采样精度严重下降。而这一切的“元凶”就是隐藏在芯片封装和PCB走线中的寄生电感以及它背后的核心物理概念——电感。所以这篇文章我们不谈复杂的公式推导就从工程实践的角度掰开揉碎了讲清楚电感到底是什么它为什么会在我们的电路里“无处不在”地搞破坏以及它究竟是如何一手导演了“地弹”这出大戏的理解了这些你就能从“被动踩坑”变成“主动预防”在设计阶段就把这些噪声扼杀在摇篮里。2. 重新认识电感它不只是那个绕线的线圈提到电感很多人脑子里第一个蹦出来的形象就是一个绕在磁芯上的线圈。没错那是我们为了获得特定电感值而故意制造的集总电感。但在高速电路的世界里更可怕的是那些我们“无意中”创造出来的电感也就是寄生电感。2.1 电感的物理本质抵抗电流变化的“惯性”你可以把电感想象成电路世界里的“惯性”。在力学里质量大的物体有惯性你想改变它的运动状态加速或减速就需要施加更大的力。在电学里电感就是电流的“惯性”。你想改变一个电感回路中的电流大小它就会产生一个反向电动势来“抵抗”你这个改变。这个反向电动势的大小正比于电流变化的快慢。公式是V L * (di/dt)。这里的L就是电感值单位是亨利di/dt是电流随时间的变化率单位是安培/秒。这个公式是理解所有电感相关问题的钥匙。举个例子一个1nH的电感当流经它的电流在1纳秒内变化1安培时它两端产生的电压就是V 1nH * (1A / 1ns) 1V。看仅仅1nH的电感和一个并不算特别夸张的电流变化率就能产生1V的电压噪声而在高速数字芯片的IO驱动器中电流在皮秒级时间内切换几安培是家常便饭这就是为什么寄生电感如此致命。2.2 寄生电感藏在哪里无处不在的“隐形杀手”既然电感是电流变化被抵抗的属性那么任何一段有电流流过的导体只要电流发生变化它就表现出电感特性。这个电感值取决于导体的几何形状特别是它所构成的回流面积。一根导线即使是一根笔直的、短短的导线也有寄生电感大约1nH/mm的数量级。导线越长电感越大。一个过孔PCB上的过孔是寄生电感的大户。一个典型的通孔穿过整个板子的电感大约在0.5nH到2nH之间。多个过孔串联电感会累加。芯片的引脚和内部键合线这是地弹的主要来源之一。从芯片的硅片到封装引脚那根细小的金线或铜线电感可能有1-5nH。封装引脚本身也有电感。PCB走线及其回流路径这是最容易被忽视的。电流总是要走一个闭合回路的。当你在顶层画了一根信号线电流最终要流回源头。如果它的回流路径通常是通过参考地平面不顺畅、被分割或者距离很远那么整个回路的面积就很大根据“回路面积决定电感”的原理这个回路的等效寄生电感就会非常大。注意寄生电感不是一个你可以从元件库拖出来的独立器件它是导体固有的、分布式的属性。我们常说的“某段走线的电感”实际上是指这段走线与其回流路径所构成的整个环路的等效电感。3. 地弹的诞生寄生电感如何“兴风作浪”现在我们有了武器V L * di/dt和敌人寄生电感L可以来看看地弹这场戏是怎么上演的了。我们以一个最简单的CMOS输出缓冲器驱动外部负载为例。3.1 经典场景输出从低电平切换到高电平假设芯片内部有一个驱动晶体管初始状态是下拉晶体管导通输出为低电平连接到地。当需要输出高电平时内部逻辑会关闭下拉管打开上拉管连接到电源VCC。电流突变在切换的瞬间上拉管打开电流从芯片的VDD电源引脚流出经过上拉管流向输出引脚然后流到负载最后从负载的地流回系统的地平面。但是流回芯片GND地引脚的电流呢在切换前下拉管有电流从地引脚流入。切换瞬间这个电流需要急剧减小到零。电感发威芯片的GND引脚和内部的硅片之间存在寄生电感L_pkg。根据公式 V L * di/dt当下拉管电流急剧减小di/dt为负值时在这个寄生电感上会产生一个正向的电压V_bounce。“地”被弹起来了这个V_bounce电压是叠加在芯片内部的真实“地”电位上的。结果就是芯片内部看到的“地”参考点瞬间比外部PCB的地平面电压要高。这就是“地弹”——芯片内部的“地”像皮球一样被“弹”高了。连锁反应这个被抬高的内部地电位会影响芯片内部所有以这个地为参考的电路。对于同时正在切换的其他输出 buffer它们的输出低电平会因此变高因为低电平 内部地 V_bounce可能导致接收端误判为高电平产生逻辑错误。对于输入 buffer其阈值电压是相对于内部地的地弹可能导致输入信号被错误解读。对于模拟电路如PLL、ADC地弹就是直接的噪声注入。3.2 同样严重电源轨的塌陷地弹通常有一个“孪生兄弟”——电源轨塌陷。当输出从高电平切换到低电平时上拉管电流急剧减小在VDD引脚的寄生电感上会产生一个负向电压导致芯片内部的VCC电压瞬间被“拉低”。地弹和电源塌陷往往是同时发生、相辅相成的它们统称为同步开关噪声。为了让你更直观地理解这个过程我们可以看下面这个简化的等效模型和波形示意图阶段内部开关状态流经GND引脚寄生电感的电流变化 (di/dt)在寄生电感上产生的电压 (VL*di/dt)对芯片内部地电位的影响稳态低电平下拉管导通电流稳定 (I_steady)0内部地 ≈ 外部地切换瞬间 (低-高)下拉管关闭电流从 I_steady急剧减小到 0 (负的di/dt)正向电压 V_bounce内部地 外部地 V_bounce (地被弹高)稳态高电平上拉管导通电流为00内部地 ≈ 外部地切换瞬间 (高-低)上拉管关闭电流从0急剧增加(正的di/dt)负向电压(通常较小因电流建立慢)影响相对较小这个表格清晰地展示了地弹主要发生在输出由低变高的瞬间因为这是下拉管电流被强行关断的过程di/dt的绝对值最大。而电源塌陷则主要发生在输出由高变低的瞬间。4. 量化分析与设计对策如何把地弹压下去知道了原理我们就能有的放矢。降低地弹的核心思路就两条减小寄生电感 L和减缓电流变化率 di/dt。4.1 策略一全力减小寄生电感这是最根本、最有效的方法。优化芯片封装选择先进封装尽可能使用寄生电感小的封装。QFN、DFN、BGA这类封装引脚短且平电感远小于传统的SOP、QFP封装长引脚。对于高速芯片BGA几乎是唯一选择。增加电源和地引脚芯片设计上提供多个VDD和GND引脚并且将它们均匀分布在芯片四周。这样可以为瞬间的大电流提供多条并联的路径总寄生电感会大大降低并联电感公式1/L_total 1/L1 1/L2 ...。使用Flip-Chip倒装焊这是终极武器。芯片直接通过焊球面朝下贴在基板上彻底消除了键合线的电感。优化PCB设计使用完整的电源/地平面这是PCB设计对抗地弹的第一铁律。完整、无分割的铜平面为高频回流电流提供了最短、阻抗最低的路径能将回路的寄生电感降至最低。为每个电源引脚就近放置去耦电容去耦电容的作用是在芯片需要瞬间大电流时充当“本地小水库”。但它的摆放至关重要。电容必须尽可能靠近芯片的电源/地引脚目的是最小化这个“局部充放电回路”的面积。这个回路由“芯片电源引脚-去耦电容-芯片地引脚”构成环路面积越小寄生电感越小电容的响应速度才越快。使用盲孔、埋孔对于BGA芯片使用盲孔只连接外层和内层或埋孔只连接内层可以直接从焊盘下方打孔到电源/地平面避免了长距离的走线极大地缩短了电流路径。电源/地引脚成对处理在布线时尽量让一个电源引脚和一个地引脚相邻并使用宽而短的走线连接至平面。这样构成一个小的局部环路。4.2 策略二合理控制电流变化率有时候我们无法完全消除电感比如芯片封装已定那么控制开关的“凶猛”程度也是一个思路。驱动强度控制很多FPGA和驱动器的IO口可以配置驱动强度如2mA, 4mA, 8mA, 16mA。在满足时序和负载要求的前提下选择较小的驱动强度。驱动强度越小开关瞬间的峰值电流通常也越小di/dt也相应减小。使用串行电阻在驱动器的输出端串联一个小的电阻如22欧姆到100欧姆这个电阻和负载电容、走线电感共同形成一个RC或RLC电路可以有效地减缓信号边沿从而降低di/dt。这是牺牲一点边沿速度来换取信号完整性的经典做法。分档驱动技术一些高级的IO结构采用“分档”开启的方式而不是让所有驱动晶体管同时开关从而将一个大大的电流台阶分成几个小台阶有效降低了峰值di/dt。4.3 一个实战设计检查清单在设计一个可能涉及地弹问题的项目时例如高速FPGA、DDR内存接口、高速串行收发器你可以按这个清单自查[ ]封装选型核心高速芯片是否采用了低电感封装如BGA[ ]电源系统PCB是否有完整、未分割的电源和地平面[ ]去耦电容是否在每个电源/地引脚对附近1cm都放置了合适容值的去耦电容通常为0.1uF或0.01uF是否在芯片周围放置了若干个大容值的储能电容如10uF去耦电容的焊盘到过孔的连接是否短而粗是否使用了两个过孔一个接电源平面一个接地平面以减小电感[ ]过孔策略对于BGA是否尽可能使用了盘中孔、盲埋孔技术过孔数量是否充足[ ]IO配置FPGA/驱动器的IO驱动强度是否设置为满足要求的最低档是否在必要时使用了串行匹配电阻[ ]仿真分析是否使用SI/PI工具对电源分配网络进行过仿真检查目标阻抗和噪声电压是否在容限之内5. 测量与调试如何捕捉并定位地弹理论归理论最终还是要用示波器说话。测量地弹是个技术活测不准反而会误导你。5.1 正确的测量方法错误的测量方法用示波器探头长长的接地夹子去夹电路板远处的“地”然后用探针点芯片引脚。这样测到的是探针路径和接地夹子路径所包围的巨大环路中的噪声根本不是芯片引脚处的真实情况。正确的测量方法使用带宽足够的示波器地弹的边沿极快需要足够高的带宽通常至少是信号基频的5倍以上。使用专用接地附件拆掉探头标准的接地夹子和鳄鱼夹。使用探头配套的接地弹簧或接地针。形成最小测量环路将接地弹簧直接套在探头的金属外壳上然后让这个弹簧的尖端接触在被测芯片地引脚最近的PCB地过孔或地焊盘上。探针则点在芯片的电源或地引脚上如果是测地弹就点地引脚。这样探头探针和接地弹簧之间形成的物理环路面积最小引入的测量误差也最小。触发设置将触发源设置为造成地弹的那个同步开关信号例如系统时钟或一个特定的数据总线信号。使用边沿触发这样你能稳定地看到每次开关动作时产生的噪声。5.2 解读测量结果与故障排查测到一个尖峰后如何判断它是不是地弹以及如何定位问题波形特征地弹噪声是一个与同步开关信号边沿严格对齐的、阻尼振荡的尖峰。其频率由芯片封装的寄生电感和去耦电容形成的LC电路决定通常在几百MHz到几GHz。幅度评估将测量到的尖峰幅度与芯片数据手册中“输入低电平最高电压VIL_MAX”和“输入高电平最低电压VIH_MIN”进行比较。如果地弹幅度过大使得信号低电平加上地弹超过了VIL_MAX就可能造成误触发。排查步骤确认测量无误首先确保自己使用了上述的正确测量方法。检查去耦用探头测量离芯片最近的那个去耦电容两端的电压。如果在这里也能看到同样大的噪声说明去耦电容没起作用可能是电容值不对、摆放太远或PCB回路电感太大。对比不同引脚测量芯片上不同位置的地引脚。如果某个引脚的地弹特别大说明该引脚的回流路径可能有问题或者该区域去耦不足。增加临时电容在怀疑的区域用尖头烙铁临时焊接一个小的陶瓷电容如0.1uF或0.01uF在芯片的电源和地引脚之间观察噪声是否显著减小。这是验证去耦有效性最直接的方法。地弹问题从来不是单一因素造成的它是芯片封装、PCB布局、电源网络设计、信号完整性协同作用下的综合结果。解决它也需要从系统层面入手任何一个环节的短板都可能让所有努力白费。我的经验是在前期设计上多花一天时间思考电源和地的布局远比后期在实验室里花一周时间抓耳挠腮地调试要划算得多。当你真正理解了电感这个“惯性”角色并学会在设计中尊重它的物理规律时那些幽灵般的噪声尖峰自然会离你的电路远去。 1. 从一个“幽灵”般的信号说起如果你画过高速数字电路板或者调试过FPGA、微处理器的电源系统大概率遇到过一种令人头疼的现象芯片明明在正常工作但用示波器探头点在芯片电源引脚和地引脚上却能看到一个幅度不小的电压“毛刺”。这个毛刺往往伴随着芯片内部逻辑的翻转比如一个时钟信号从低变高时电源引脚上就会出现一个向下的尖峰而地引脚上则会出现一个向上的尖峰。这个现象就是我们今天要聊的地弹英文叫Ground Bounce。我第一次被这个问题“教育”是在一个高速ADC的板子上。当时ADC的采样时钟频率并不算特别高只有100MHz但转换出来的数据总有几个最低位在“跳舞”信噪比怎么也上不去。排查了半天模拟前端、参考电压最后把示波器探头用了最短的接地弹簧点在ADC芯片的模拟地引脚上真相大白了——每当采样时钟边沿到来模拟地引脚上就会产生一个接近200mV的尖峰噪声。这个噪声直接耦合进了敏感的模拟电路导致采样精度严重下降。而这一切的“元凶”就是隐藏在芯片封装和PCB走线中的寄生电感以及它背后的核心物理概念——电感。所以这篇文章我们不谈复杂的公式推导就从工程实践的角度掰开揉碎了讲清楚电感到底是什么它为什么会在我们的电路里“无处不在”地搞破坏以及它究竟是如何一手导演了“地弹”这出大戏的理解了这些你就能从“被动踩坑”变成“主动预防”在设计阶段就把这些噪声扼杀在摇篮里。2. 重新认识电感它不只是那个绕线的线圈提到电感很多人脑子里第一个蹦出来的形象就是一个绕在磁芯上的线圈。没错那是我们为了获得特定电感值而故意制造的集总电感。但在高速电路的世界里更可怕的是那些我们“无意中”创造出来的电感也就是寄生电感。2.1 电感的物理本质抵抗电流变化的“惯性”你可以把电感想象成电路世界里的“惯性”。在力学里质量大的物体有惯性你想改变它的运动状态加速或减速就需要施加更大的力。在电学里电感就是电流的“惯性”。你想改变一个电感回路中的电流大小它就会产生一个反向电动势来“抵抗”你这个改变。这个反向电动势的大小正比于电流变化的快慢。公式是V L * (di/dt)。这里的L就是电感值单位是亨利di/dt是电流随时间的变化率单位是安培/秒。这个公式是理解所有电感相关问题的钥匙。举个例子一个1nH的电感当流经它的电流在1纳秒内变化1安培时它两端产生的电压就是V 1nH * (1A / 1ns) 1V。看仅仅1nH的电感和一个并不算特别夸张的电流变化率就能产生1V的电压噪声而在高速数字芯片的IO驱动器中电流在皮秒级时间内切换几安培是家常便饭这就是为什么寄生电感如此致命。2.2 寄生电感藏在哪里无处不在的“隐形杀手”既然电感是电流变化被抵抗的属性那么任何一段有电流流过的导体只要电流发生变化它就表现出电感特性。这个电感值取决于导体的几何形状特别是它所构成的回流面积。一根导线即使是一根笔直的、短短的导线也有寄生电感大约1nH/mm的数量级。导线越长电感越大。一个过孔PCB上的过孔是寄生电感的大户。一个典型的通孔穿过整个板子的电感大约在0.5nH到2nH之间。多个过孔串联电感会累加。芯片的引脚和内部键合线这是地弹的主要来源之一。从芯片的硅片到封装引脚那根细小的金线或铜线电感可能有1-5nH。封装引脚本身也有电感。PCB走线及其回流路径这是最容易被忽视的。电流总是要走一个闭合回路的。当你在顶层画了一根信号线电流最终要流回源头。如果它的回流路径通常是通过参考地平面不顺畅、被分割或者距离很远那么整个回路的面积就很大根据“回路面积决定电感”的原理这个回路的等效寄生电感就会非常大。注意寄生电感不是一个你可以从元件库拖出来的独立器件它是导体固有的、分布式的属性。我们常说的“某段走线的电感”实际上是指这段走线与其回流路径所构成的整个环路的等效电感。3. 地弹的诞生寄生电感如何“兴风作浪”现在我们有了武器V L * di/dt和敌人寄生电感L可以来看看地弹这场戏是怎么上演的了。我们以一个最简单的CMOS输出缓冲器驱动外部负载为例。3.1 经典场景输出从低电平切换到高电平假设芯片内部有一个驱动晶体管初始状态是下拉晶体管导通输出为低电平连接到地。当需要输出高电平时内部逻辑会关闭下拉管打开上拉管连接到电源VCC。电流突变在切换的瞬间上拉管打开电流从芯片的VDD电源引脚流出经过上拉管流向输出引脚然后流到负载最后从负载的地流回系统的地平面。但是流回芯片GND地引脚的电流呢在切换前下拉管有电流从地引脚流入。切换瞬间这个电流需要急剧减小到零。电感发威芯片的GND引脚和内部的硅片之间存在寄生电感L_pkg。根据公式 V L * di/dt当下拉管电流急剧减小di/dt为负值时在这个寄生电感上会产生一个正向的电压V_bounce。“地”被弹起来了这个V_bounce电压是叠加在芯片内部的真实“地”电位上的。结果就是芯片内部看到的“地”参考点瞬间比外部PCB的地平面电压要高。这就是“地弹”——芯片内部的“地”像皮球一样被“弹”高了。连锁反应这个被抬高的内部地电位会影响芯片内部所有以这个地为参考的电路。对于同时正在切换的其他输出 buffer它们的输出低电平会因此变高因为低电平 内部地 V_bounce可能导致接收端误判为高电平产生逻辑错误。对于输入 buffer其阈值电压是相对于内部地的地弹可能导致输入信号被错误解读。对于模拟电路如PLL、ADC地弹就是直接的噪声注入。3.2 同样严重电源轨的塌陷地弹通常有一个“孪生兄弟”——电源轨塌陷。当输出从高电平切换到低电平时上拉管电流急剧减小在VDD引脚的寄生电感上会产生一个负向电压导致芯片内部的VCC电压瞬间被“拉低”。地弹和电源塌陷往往是同时发生、相辅相成的它们统称为同步开关噪声。为了让你更直观地理解这个过程我们可以看下面这个简化的等效模型和波形示意图阶段内部开关状态流经GND引脚寄生电感的电流变化 (di/dt)在寄生电感上产生的电压 (VL*di/dt)对芯片内部地电位的影响稳态低电平下拉管导通电流稳定 (I_steady)0内部地 ≈ 外部地切换瞬间 (低-高)下拉管关闭电流从 I_steady急剧减小到 0 (负的di/dt)正向电压 V_bounce内部地 外部地 V_bounce (地被弹高)稳态高电平上拉管导通电流为00内部地 ≈ 外部地切换瞬间 (高-低)上拉管关闭电流从0急剧增加(正的di/dt)负向电压(通常较小因电流建立慢)影响相对较小这个表格清晰地展示了地弹主要发生在输出由低变高的瞬间因为这是下拉管电流被强行关断的过程di/dt的绝对值最大。而电源塌陷则主要发生在输出由高变低的瞬间。4. 量化分析与设计对策如何把地弹压下去知道了原理我们就能有的放矢。降低地弹的核心思路就两条减小寄生电感 L和减缓电流变化率 di/dt。4.1 策略一全力减小寄生电感这是最根本、最有效的方法。优化芯片封装选择先进封装尽可能使用寄生电感小的封装。QFN、DFN、BGA这类封装引脚短且平电感远小于传统的SOP、QFP封装长引脚。对于高速芯片BGA几乎是唯一选择。增加电源和地引脚芯片设计上提供多个VDD和GND引脚并且将它们均匀分布在芯片四周。这样可以为瞬间的大电流提供多条并联的路径总寄生电感会大大降低并联电感公式1/L_total 1/L1 1/L2 ...。使用Flip-Chip倒装焊这是终极武器。芯片直接通过焊球面朝下贴在基板上彻底消除了键合线的电感。优化PCB设计使用完整的电源/地平面这是PCB设计对抗地弹的第一铁律。完整、无分割的铜平面为高频回流电流提供了最短、阻抗最低的路径能将回路的寄生电感降至最低。为每个电源引脚就近放置去耦电容去耦电容的作用是在芯片需要瞬间大电流时充当“本地小水库”。但它的摆放至关重要。电容必须尽可能靠近芯片的电源/地引脚目的是最小化这个“局部充放电回路”的面积。这个回路由“芯片电源引脚-去耦电容-芯片地引脚”构成环路面积越小寄生电感越小电容的响应速度才越快。使用盲孔、埋孔对于BGA芯片使用盲孔只连接外层和内层或埋孔只连接内层可以直接从焊盘下方打孔到电源/地平面避免了长距离的走线极大地缩短了电流路径。电源/地引脚成对处理在布线时尽量让一个电源引脚和一个地引脚相邻并使用宽而短的走线连接至平面。这样构成一个小的局部环路。4.2 策略二合理控制电流变化率有时候我们无法完全消除电感比如芯片封装已定那么控制开关的“凶猛”程度也是一个思路。驱动强度控制很多FPGA和驱动器的IO口可以配置驱动强度如2mA, 4mA, 8mA, 16mA。在满足时序和负载要求的前提下选择较小的驱动强度。驱动强度越小开关瞬间的峰值电流通常也越小di/dt也相应减小。使用串行电阻在驱动器的输出端串联一个小的电阻如22欧姆到100欧姆这个电阻和负载电容、走线电感共同形成一个RC或RLC电路可以有效地减缓信号边沿从而降低di/dt。这是牺牲一点边沿速度来换取信号完整性的经典做法。分档驱动技术一些高级的IO结构采用“分档”开启的方式而不是让所有驱动晶体管同时开关从而将一个大大的电流台阶分成几个小台阶有效降低了峰值di/dt。4.3 一个实战设计检查清单在设计一个可能涉及地弹问题的项目时例如高速FPGA、DDR内存接口、高速串行收发器你可以按这个清单自查[ ]封装选型核心高速芯片是否采用了低电感封装如BGA[ ]电源系统PCB是否有完整、未分割的电源和地平面[ ]去耦电容是否在每个电源/地引脚对附近1cm都放置了合适容值的去耦电容通常为0.1uF或0.01uF是否在芯片周围放置了若干个大容值的储能电容如10uF去耦电容的焊盘到过孔的连接是否短而粗是否使用了两个过孔一个接电源平面一个接地平面以减小电感[ ]过孔策略对于BGA是否尽可能使用了盘中孔、盲埋孔技术过孔数量是否充足[ ]IO配置FPGA/驱动器的IO驱动强度是否设置为满足要求的最低档是否在必要时使用了串行匹配电阻[ ]仿真分析是否使用SI/PI工具对电源分配网络进行过仿真检查目标阻抗和噪声电压是否在容限之内5. 测量与调试如何捕捉并定位地弹理论归理论最终还是要用示波器说话。测量地弹是个技术活测不准反而会误导你。5.1 正确的测量方法错误的测量方法用示波器探头长长的接地夹子去夹电路板远处的“地”然后用探针点芯片引脚。这样测到的是探针路径和接地夹子路径所包围的巨大环路中的噪声根本不是芯片引脚处的真实情况。正确的测量方法使用带宽足够的示波器地弹的边沿极快需要足够高的带宽通常至少是信号基频的5倍以上。使用专用接地附件拆掉探头标准的接地夹子和鳄鱼夹。使用探头配套的接地弹簧或接地针。形成最小测量环路将接地弹簧直接套在探头的金属外壳上然后让这个弹簧的尖端接触在被测芯片地引脚最近的PCB地过孔或地焊盘上。探针则点在芯片的电源或地引脚上如果是测地弹就点地引脚。这样探头探针和接地弹簧之间形成的物理环路面积最小引入的测量误差也最小。触发设置将触发源设置为造成地弹的那个同步开关信号例如系统时钟或一个特定的数据总线信号。使用边沿触发这样你能稳定地看到每次开关动作时产生的噪声。5.2 解读测量结果与故障排查测到一个尖峰后如何判断它是不是地弹以及如何定位问题波形特征地弹噪声是一个与同步开关信号边沿严格对齐的、阻尼振荡的尖峰。其频率由芯片封装的寄生电感和去耦电容形成的LC电路决定通常在几百MHz到几GHz。幅度评估将测量到的尖峰幅度与芯片数据手册中“输入低电平最高电压VIL_MAX”和“输入高电平最低电压VIH_MIN”进行比较。如果地弹幅度过大使得信号低电平加上地弹超过了VIL_MAX就可能造成误触发。排查步骤确认测量无误首先确保自己使用了上述的正确测量方法。检查去耦用探头测量离芯片最近的那个去耦电容两端的电压。如果在这里也能看到同样大的噪声说明去耦电容没起作用可能是电容值不对、摆放太远或PCB回路电感太大。对比不同引脚测量芯片上不同位置的地引脚。如果某个引脚的地弹特别大说明该引脚的回流路径可能有问题或者该区域去耦不足。增加临时电容在怀疑的区域用尖头烙铁临时焊接一个小的陶瓷电容如0.1uF或0.01uF在芯片的电源和地引脚之间观察噪声是否显著减小。这是验证去耦有效性最直接的方法。地弹问题从来不是单一因素造成的它是芯片封装、PCB布局、电源网络设计、信号完整性协同作用下的综合结果。解决它也需要从系统层面入手任何一个环节的短板都可能让所有努力白费。我的经验是在前期设计上多花一天时间思考电源和地的布局远比后期在实验室里花一周时间抓耳挠腮地调试要划算得多。当你真正理解了电感这个“惯性”角色并学会在设计中尊重它的物理规律时那些幽灵般的噪声尖峰自然会离你的电路远去。 
