FPGA实战（39）：基于 FPGA 的多通道并行 IQ 数据发生器设计（支持 256 位宽 DAC 接口）

一、设计背景与目标在高速通信、雷达信号模拟以及多波束赋形系统中，经常需要向多通道高速 DAC 同时馈送多路复基带（IQ）数据。传统方案可能需要多个 DDS 模块逐一生成各路波形，再拼接输出，不仅资源开销大，而且难以保证通道间的严格同步。本文设计了一个256 位宽 DAC 数据发生器：内部通过一个8 组 IQ、共 16 路相位可调的 DDS 阵列，将 16 路 16 位数据按特定顺序拼接成 256 位，每个时钟周期输出一个并行采样点，同时给出数据有效标志tvalid。这种架构可直接对接 Xilinx JESD204B/C 或并行 LVDS 接口的 DAC，大幅简化上层逻辑。二、顶层模块dac_data_gen功能一览输入时钟：400 MHz（代码中设置CLK_PERIOD = 2.5 ns）频率控制字：freq[31:0]，实时可改写，用于调节各路输出正弦波的频率输出：dac_tdata[255:0]— 16 个 16 位数据的拼接总线；dac_tvalid— 数据有效指示顶层不包含复杂的控制状态机，仅做例化与总线拼接，将下层 DDS 阵列的多路数据按{Q8, I8, Q7, I7, ..., Q1, I1}的顺序排布，匹配常见 DAC 的数据排列要求（I/Q 交替，高位在前）。三、核心创新点1. 多相位 IQ 并行生成子模块signalgen_iq_16phase同时输出 8 组 IQ 信号（共 16 路 16 位数据），每组 IQ 可具有独立的初始相位或相同的频率但不同的相位偏移。这为波束赋形、相控阵提供了天然的相位控制能力，且所有通道严格同步于同一时钟域。2. 零延迟拼接 + Valid 同步顶层仅用一条assign语句将 16 路数据按位拼接成dac_tdata，不引入额外流水延迟。同时，将子模块输出的统一有效标志w_phase_tvalid直接驱动dac_tvalid，保证输出的 256 位数据与有效标志完全对齐。3. 频率字动态更新freq端口直接连接至 DDS 阵列的相位增量输入，支持在系统运行时动态改变频率。测试平台中演示了从0x01000000切换到0x02000000的瞬态过程，经过固定的 DDS 流水延迟（约 11 个时钟周期）后，输出波形频率平稳过渡。4. 高带宽输出能力在 400 MHz 主频下，256 位并行总线提供256 bits × 400 MHz = 102.4 Gbps的数据吞吐率，足以驱动 16 位精度的 6.4 GSPS DAC 或 8 对 IQ 通道的 3.2 GSPS 复采样 DAC，非常适合宽带信号生成。四、代码详解4.1 顶层模块信号声明module dac_data_gen( input clk , input rst_n , input [31:0] freq ,